目录
第1章半导体器件

1.1N型半导体和P型半导体

1.2PN结二极管

1.2.1PN结自建电压

1.2.2理想PN结二极管方程

1.3双极型晶体管

1.4金属氧化物半导体场效应晶体管<p>目录</p> <p>第1章半导体器件</p> <p> </p> <p>1.1N型半导体和P型半导体</p> <p> </p> <p>1.2PN结二极管</p> <p> </p> <p>1.2.1PN结自建电压</p> <p> </p> <p>1.2.2理想PN结二极管方程</p> <p> </p> <p>1.3双极型晶体管</p> <p> </p> <p>1.4金属氧化物半导体场效应晶体管</p> <p> </p> <p>1.4.1线性模型</p> <p> </p> <p>1.4.2非线性模型</p> <p> </p> <p>1.4.3阈值电压</p> <p> </p> <p>1.4.4衬底偏置效应</p> <p> </p> <p>1.4.5亚阈值电流</p> <p> </p> <p>1.4.6亚阈值理想因子的推导</p> <p> </p> <p>1.5CMOS器件面临的挑战</p> <p> </p> <p>1.6结型场效应晶体管</p> <p> </p> <p>1.7肖特基势垒栅场效应晶体管</p> <p> </p> <p>1.8高电子迁移率晶体管</p> <p> </p> <p>1.9无结场效应晶体管</p> <p> </p> <p>1.9.1圆柱体全包围栅无结场效应晶体管突变耗尽层近似器件模型</p> <p> </p> <p>1.9.2圆柱体全包围栅无结场效应晶体管完整器件模型</p> <p> </p> <p>1.9.3无结场效应晶体管器件制作</p> <p> </p> <p>1.10量子阱场效应晶体管</p> <p> </p> <p>1.11小结</p> <p> </p> <p>参考文献</p> <p> </p> <p>第2章集成电路制造工艺发展趋势</p> <p> </p> <p>2.1引言</p> <p> </p> <p>2.2横向微缩所推动的工艺发展趋势</p> <p> </p> <p>2.2.1光刻技术</p> <p> </p> <p>2.2.2沟槽填充技术</p> <p> </p> <p>2.2.3互连层RC延迟的降低</p> <p> </p> <p>2.3纵向微缩所推动的工艺发展趋势</p> <p> </p> <p>2.3.1等效栅氧厚度的微缩 </p> <p> </p> <p>2.3.2源漏工程</p> <p> </p> <p>2.3.3自对准硅化物工艺</p> <p> </p> <p>2.4弥补几何微缩的等效扩充</p> <p> </p> <p>2.4.1高k金属栅</p> <p> </p> <p>2.4.2载流子迁移率提高技术</p> <p> </p> <p>2.5展望</p> <p> </p> <p>参考文献</p> <p> </p> <p>第3章CMOS逻辑电路及存储器制造流程</p> <p> </p> <p>3.1逻辑技术及工艺流程</p> <p> </p> <p>3.1.1引言</p> <p> </p> <p>3.1.2CMOS工艺流程</p> <p> </p> <p>3.1.3适用于高k栅介质和金属栅的栅*后形成或置换金属栅</p> <p> </p> <p>CMOS工艺流程</p> <p> </p> <p>3.1.4CMOS与鳍式MOSFET(FinFET)</p> <p> </p> <p>3.2存储器技术和制造工艺 </p> <p> </p> <p>3.2.1概述</p> <p> </p> <p>3.2.2DRAM和eDRAM</p> <p> </p> <p>3.2.3闪存</p> <p> </p> <p>3.2.4FeRAM</p> <p> </p> <p>3.2.5PCRAM</p> <p> </p> <p>3.2.6RRAM</p> <p> </p> <p>3.2.7MRAM</p> <p> </p> <p>3.2.83D NAND</p> <p> </p> <p>3.2.9CMOS图像传感器</p> <p> </p> <p>3.3无结场效应晶体管器件结构与工艺</p> <p> </p> <p>参考文献</p> <p> </p> <p>第4章电介质薄膜沉积工艺</p> <p> </p> <p>4.1前言</p> <p> </p> <p>4.2氧化膜/氮化膜工艺</p> <p> </p> <p>4.3栅极电介质薄膜</p> <p> </p> <p>4.3.1栅极氧化介电层氮氧化硅(SiOxNy)</p> <p> </p> <p>4.3.2高k栅极介质</p> <p> </p> <p>4.4半导体绝缘介质的填充</p> <p> </p> <p>4.4.1高密度等离子体化学气相沉积工艺</p> <p> </p> <p>4.4.2O3TEOS的亚常压化学气相沉积工艺</p> <p> </p> <p>4.5超低介电常数薄膜</p> <p> </p> <p>4.5.1前言</p> <p> </p> <p>4.5.2RC delay对器件运算速度的影响</p> <p> </p> <p>4.5.3k为2.7~3.0的低介电常数材料</p> <p> </p> <p>4.5.4k为2.5的超低介电常数材料</p> <p> </p> <p>4.5.5刻蚀停止层与铜阻挡层介电常数材料</p> <p> </p> <p>参考文献</p> <p> </p> <p>第5章应力工程</p> <p> </p> <p>5.1简介</p> <p> </p> <p>5.2源漏区嵌入技术</p> <p> </p> <p>5.2.1嵌入式锗硅工艺</p> <p> </p> <p>5.2.2嵌入式碳硅工艺</p> <p> </p> <p>5.3应力记忆技术</p> <p> </p> <p>5.3.1SMT技术的分类</p> <p> </p> <p>5.3.2SMT的工艺流程</p> <p> </p> <p>5.3.3SMT氮化硅工艺介绍及其发展</p> <p> </p> <p>5.4双极应力刻蚀阻挡层</p> <p> </p> <p>5.5应力效应提升技术</p> <p> </p> <p>参考文献</p> <p> </p> <p>第6章金属薄膜沉积工艺及金属化 </p> <p> </p> <p>6.1金属栅</p> <p> </p> <p>6.1.1金属栅极的使用</p> <p> </p> <p>6.1.2金属栅材料性能的要求</p> <p> </p> <p>6.2自对准硅化物</p> <p> </p> <p>6.2.1预清洁处理</p> <p> </p> <p>6.2.2镍铂合金沉积</p> <p> </p> <p>6.2.3盖帽层TiN沉积</p> <p> </p> <p>6.3接触窗薄膜工艺</p> <p> </p> <p>6.3.1前言</p> <p> </p> <p>6.3.2主要的问题</p> <p> </p> <p>6.3.3前处理工艺</p> <p> </p> <p>6.3.4PVD Ti</p> <p> </p> <p>6.3.5TiN制程</p> <p> </p> <p>6.3.6W plug制程</p> <p> </p> <p>6.4金属互连</p> <p> </p> <p>6.4.1前言</p> <p> </p> <p>6.4.2预清洁工艺</p> <p> </p> <p>6.4.3阻挡层</p> <p> </p> <p>6.4.4种子层</p> <p> </p> <p>6.4.5铜化学电镀</p> <p> </p> <p>6.4.6洗边和退火</p> <p> </p> <p>6.5小结</p> <p> </p> <p>参考文献</p> <p> </p> <p>第7章光刻技术</p> <p> </p> <p>7.1光刻技术简介</p> <p> </p> <p>7.1.1光刻技术发展历史</p> <p> </p> <p>7.1.2光刻的基本方法</p> <p> </p> <p>7.1.3其他图像传递方法</p> <p> </p> <p>7.2光刻的系统参数</p> <p> </p> <p>7.2.1波长、数值孔径、像空间介质折射率</p> <p> </p> <p>7.2.2光刻分辨率的表示</p> <p> </p> <p>7.3光刻工艺流程</p> <p> </p> <p>7.4光刻工艺窗口以及图形完整性评价方法</p> <p> </p> <p>7.4.1曝光能量宽裕度, 归一化图像对数斜率(NILS)</p> <p> </p> <p>7.4.2对焦深度(找平方法)</p> <p> </p> <p>7.4.3掩膜版误差因子</p> <p> </p> <p>7.4.4线宽均匀性</p> <p> </p> <p>7.4.5光刻胶形貌</p> <p> </p> <p>7.4.6对准、套刻精度</p> <p> </p> <p>7.4.7缺陷的检测、分类、原理以及排除方法</p> <p> </p> <p>7.5相干和部分相干成像</p> <p> </p> <p>7.5.1光刻成像模型,调制传递函数</p> <p> </p> <p>7.5.2点扩散函数</p> <p> </p> <p>7.5.3偏振效应</p> <p> </p> <p>7.5.4掩膜版三维尺寸效应</p> <p> </p> <p>7.6光刻设备和材料</p> <p> </p> <p>7.6.1光刻机原理介绍</p> <p> </p> <p>7.6.2光学像差及其对光刻工艺窗口的影响</p> <p> </p> <p>7.6.3光刻胶配制原理</p> <p> </p> <p>7.6.4掩膜版制作介绍 </p> <p> </p> <p>7.7与分辨率相关工艺窗口增强方法</p> <p> </p> <p>7.7.1离轴照明</p> <p> </p> <p>7.7.2相移掩膜版</p> <p> </p> <p>7.7.3亚衍射散射条</p> <p> </p> <p>7.7.4光学邻近效应修正</p> <p> </p> <p>7.7.5二重图形技术</p> <p> </p> <p>7.7.6浸没式光刻</p> <p> </p> <p>7.7.7极紫外光刻</p> <p> </p> <p>参考文献</p> <p> </p> <p>第8章干法刻蚀</p> <p> </p> <p>8.1引言 </p> <p> </p> <p>8.1.1等离子刻蚀</p> <p> </p> <p>8.1.2干法刻蚀机的发展</p> <p> </p> <p>8.1.3干法刻蚀的度量</p> <p> </p> <p>8.2干法刻蚀建模</p> <p> </p> <p>8.2.1基本原理模拟</p> <p> </p> <p>8.2.2经验模型</p> <p> </p> <p>8.3先进的干法刻蚀反应器</p> <p> </p> <p>8.3.1泛林半导体</p> <p> </p> <p>8.3.2东京电子</p> <p> </p> <p>8.3.3应用材料</p> <p> </p> <p>8.4干法刻蚀应用</p> <p> </p> <p>8.4.1浅槽隔离(STI)刻蚀</p> <p> </p> <p>8.4.2多晶硅栅刻蚀</p> <p> </p> <p>8.4.3栅侧墙刻蚀</p> <p> </p> <p>8.4.4钨接触孔刻蚀</p> <p> </p> <p>8.4.5铜通孔刻蚀</p> <p> </p> <p>8.4.6电介质沟槽刻蚀</p> <p> </p> <p>8.4.7铝垫刻蚀</p> <p> </p> <p>8.4.8灰化</p> <p> </p> <p>8.4.9新近出现的刻蚀</p> <p> </p> <p>8.5先进的刻蚀工艺控制</p> <p> </p> <p>参考文献</p> <p> </p> <p>第9章集成电路制造中的污染和清洗技术</p> <p> </p> <p>9.1IC 制造过程中的污染源</p> <p> </p> <p>9.2IC污染对器件的影响</p> <p> </p> <p>9.3晶片的湿法处理概述</p> <p> </p> <p>9.3.1晶片湿法处理的要求</p> <p> </p> <p>9.3.2晶片湿法处理的机理</p> <p> </p> <p>9.3.3晶片湿法处理的范围</p> <p> </p> <p>9.4晶片表面颗粒去除方法</p> <p> </p> <p>9.4.1颗粒化学去除</p> <p> </p> <p>9.4.2颗粒物理去除</p> <p> </p> <p>9.5制程沉积膜前/后清洗</p> <p> </p> <p>9.6制程光阻清洗</p> <p> </p> <p>9.7晶片湿法刻蚀技术</p> <p> </p> <p>9.7.1晶片湿法刻蚀过程原理</p> <p> </p> <p>9.7.2硅湿法刻蚀</p> <p> </p> <p>9.7.3氧化硅湿法刻蚀</p> <p> </p> <p>9.7.4氮化硅湿法刻蚀</p> <p> </p> <p>9.7.5金属湿法刻蚀</p> <p> </p> <p>9.8晶背/边缘清洗和膜层去除</p> <p> </p> <p>9.965nm和45nm以下湿法处理难点以及HKMG湿法应用</p> <p> </p> <p>9.9.1栅极表面预处理</p> <p> </p> <p>9.9.2叠层栅极: 选择性刻蚀和清洗</p> <p> </p> <p>9.9.3临时polySi 去除</p> <p> </p> <p>9.10湿法清洗机台及其冲洗和干燥技术</p> <p> </p> <p>9.10.1单片旋转喷淋清洗机</p> <p> </p> <p>9.10.2批旋转喷淋清洗机</p> <p> </p> <p>9.10.3批浸泡式清洗机</p> <p> </p> <p>9.11污染清洗中的测量与表征</p> <p> </p> <p>9.11.1颗粒量测 </p> <p> </p> <p>9.11.2金属离子检测 </p> <p> </p> <p>9.11.3四探针厚度测量</p> <p> </p> <p>9.11.4椭圆偏光厚度测量</p> <p> </p> <p>9.11.5其他度量</p> <p> </p> <p>参考文献</p> <p> </p> <p>第10章超浅结技术</p> <p> </p> <p>10.1简介</p> <p> </p> <p>10.2离子注入</p> <p> </p> <p>10.3快速热处理工艺</p> <p> </p> <p>参考文献</p> <p> </p> <p>第11章化学机械平坦化</p> <p> </p> <p>11.1引言</p> <p> </p> <p>11.2浅槽隔离抛光</p> <p> </p> <p>11.2.1STI CMP的要求和演化</p> <p> </p> <p>11.2.2氧化铈研磨液的特点</p> <p> </p> <p>11.2.3固定研磨粒抛光工艺</p> <p> </p> <p>11.3铜抛光</p> <p> </p> <p>11.3.1Cu CMP的过程和机理</p> <p> </p> <p>11.3.2先进工艺对Cu CMP的挑战</p> <p> </p> <p>11.3.3Cu CMP产生的缺陷</p> <p> </p> <p>11.4高k金属栅抛光的挑战</p> <p> </p> <p>11.4.1CMP在高k金属栅形成中的应用</p> <p> </p> <p>11.4.2ILD0 CMP的方法及使用的研磨液</p> <p> </p> <p>11.4.3Al CMP的方法及使用的研磨液</p> <p> </p> <p>11.5GST抛光(GST CMP)</p> <p> </p> <p>11.5.1GST CMP的应用</p> <p> </p> <p>11.5.2GST CMP的挑战</p> <p> </p> <p>11.6小结</p> <p> </p> <p>参考文献</p> <p> </p> <p>第12章器件参数和工艺相关性</p> <p> </p> <p>12.1MOS电性参数</p> <p> </p> <p>12.2栅极氧化层制程对MOS电性参数的影响</p> <p> </p> <p>12.3栅极制程对MOS电性参数的影响</p> <p> </p> <p>12.4超浅结对MOS电性参数的影响</p> <p> </p> <p>12.5金属硅化物对MOS电性参数的影响</p> <p> </p> <p>12.6多重连导线</p> <p> </p> <p>第13章可制造性设计</p> <p> </p> <p>13.1介绍</p> <p> </p> <p>13.2DFM技术和工作流程</p> <p> </p> <p>13.2.1光刻 DFM</p> <p> </p> <p>13.2.2Metal1图形的例子</p> <p> </p> <p>13.3CMP DFM</p> <p> </p> <p>13.4DFM展望</p> <p> </p> <p>参考文献</p> <p> </p> <p>第14章半导体器件失效分析</p> <p> </p> <p>14.1失效分析概论</p> <p> </p> <p>14.1.1失效分析基本原则</p> <p> </p> <p>14.1.2失效分析流程</p> <p> </p> <p>14.2失效分析技术 </p> <p> </p> <p>14.2.1封装器件的分析技术</p> <p> </p> <p>14.2.2开封技术</p> <p> </p> <p>14.2.3失效定位技术</p> <p> </p> <p>14.2.4样品制备技术</p> <p> </p> <p>14.2.5微分析技术</p> <p> </p> <p>14.2.6表面分析技术</p> <p> </p> <p>14.3案例分析</p> <p> </p> <p>参考文献</p> <p> </p> <p>第15章集成电路可靠性介绍</p> <p> </p> <p>15.1热载流子效应 (HCI)</p> <p> </p> <p>15.1.1HCI的机理</p> <p> </p> <p>15.1.2HCI 寿命模型</p> <p> </p> <p>15.2负偏压温度不稳定性(NBTI)</p> <p> </p> <p>15.2.1NBTI机理</p> <p> </p> <p>15.2.2NBTI模型</p> <p> </p> <p>15.3经时介电层击穿(TDDB)</p> <p> </p> <p>15.4电压斜坡(Vramp)和电流斜坡(Jramp)测量技术</p> <p> </p> <p>15.5氧化层击穿寿命预测</p> <p> </p> <p>15.6电迁移</p> <p> </p> <p>15.7应力迁移</p> <p> </p> <p>15.8集成电路可靠性面临的挑战</p> <p> </p> <p>15.9结论</p> <p> </p> <p>第16章集成电路测量</p> <p> </p> <p>16.1测量系统分析</p> <p> </p> <p>16.1.1准确性和**性</p> <p> </p> <p>16.1.2测量系统的分辨力</p> <p> </p> <p>16.1.3稳定分析</p> <p> </p> <p>16.1.4位置分析</p> <p> </p> <p>16.1.5变异分析</p> <p> </p> <p>16.1.6量值的溯源、校准和检定</p> <p> </p> <p>16.2原子力显微镜</p> <p> </p> <p>16.2.1仪器结构</p> <p> </p> <p>16.2.2工作模式</p> <p> </p> <p>16.3扫描电子显微镜</p> <p> </p> <p>16.4椭圆偏振光谱仪</p> <p> </p> <p>16.5统计过程控制</p> <p> </p> <p>16.5.1统计控制图</p> <p> </p> <p>16.5.2过程能力指数 </p> <p> </p> <p>16.5.3统计过程控制在集成电路生产中的应用</p> <p> </p> <p>参考文献</p> <p> </p> <p>第17章良率改善</p> <p> </p> <p>17.1良率改善介绍</p> <p> </p> <p>17.1.1关于良率的基础知识</p> <p> </p> <p>17.1.2失效机制</p> <p> </p> <p>17.1.3良率学习体系</p> <p> </p> <p>17.2用于良率提高的分析方法</p> <p> </p> <p>17.2.1基本图表在良率分析中的应用</p> <p> </p> <p>17.2.2常用的分析方法</p> <p> </p> <p>17.2.3系统化的良率分析方法</p> <p> </p> <p>第18章测试工程</p> <p> </p> <p>18.1测试硬件和程序</p> <p> </p> <p>18.1.1测试硬件</p> <p> </p> <p>18.1.2测试程序</p> <p> </p> <p>18.1.3缺陷、失效���故障</p> <p> </p> <p>18.2储存器测试</p> <p> </p> <p>18.2.1储存器测试流程</p> <p> </p> <p>18.2.2测试图形</p> <p> </p> <p>18.2.3故障模型</p> <p> </p> <p>18.2.4冗余设计与激光修复</p> <p> </p> <p>18.2.5储存器可测性设计</p> <p> </p> <p>18.2.6老化与测试</p> <p> </p> <p>18.3IDDQ测试</p> <p> </p> <p>18.3.1IDDQ测试和失效分析</p> <p> </p> <p>18.3.2IDDQ测试与可靠性</p> <p> </p> <p>18.4数字逻辑测试</p> <p> </p> <p>18.5可测性设计</p> <p> </p> <p>18.5.1扫描测试</p> <p> </p> <p>18.5.2内建自测试</p> <p> </p> <p>参考文献</p> <p> </p> <p>第19章芯片封装</p> <p> </p> <p>19.1传统的芯片封装制造工艺</p> <p> </p> <p>19.1.1减薄(Back Grind)</p> <p> </p> <p>19.1.2贴膜(Wafer Mount)</p> <p> </p> <p>19.1.3划片(Wafer Saw)</p> <p> </p> <p>19.1.4贴片(Die Attach)</p> <p> </p> <p>19.1.5银胶烘焙(Epoxy Curing)</p> <p> </p> <p>19.1.6打线键合(Wire Bond)</p> <p> </p> <p>19.1.7塑封成型(压模成型,Mold)</p> <p> </p> <p>19.1.8塑封后烘焙(Post Mold Curing)</p> <p> </p> <p>19.1.9除渣及电镀(Deflash and Plating)</p> <p> </p> <p>19.1.10电镀后烘焙(Post Plating Baking)</p> <p> </p> <p>19.1.11切筋整脚成型(Trim/From)</p> <p> </p> <p>19.2大电流的功率器件需用铝线键合工艺取代金线键合工艺</p> <p> </p> <p>19.3QFN的封装与传统封装的不同点</p> <p> </p> <p>19.4铜线键合工艺取代金线工艺</p> <p> </p> <p>19.5立体封装(3D Package)形式简介</p> <p> </p> <p>19.5.1覆晶式封装(FlipChip BGA)</p> <p> </p> <p>19.5.2堆叠式封装(Stack Multichip package)</p> <p> </p> <p>19.5.3芯片覆晶式级封装(WLCSP)</p> <p> </p> <p>19.5.4芯片级堆叠式封装(TSV package)</p> <p> </p> <p>参考文献</p>显示全部信息前 言
再版前言<br />再版前言<br />在20世纪40年代,贝尔实验室的科学先贤们发明了晶体管; 到了20世纪50年代,德州仪器公司和仙童公司的科技大师们分别发明并推展了集成电器的生产技术; 至20世纪6070年代,大规模生产半导体器件的技术在美国、欧洲及亚洲也蓬勃发展开来; 20世纪80年代迄今,超大型集成电路的设计和生产工艺继续不断以惊人的速度,几乎按着“摩尔定律”不断地加大半导体器件的集成度,而超大型芯片在“线宽”(CD)上也以倍数的形式进行着细微化。自2000年起集成电路的线宽也从“微米级”进入了“纳米级”。2010年起我国先进的半导体生产工艺也从45nm延伸至28nm以及更小的线宽。超大规模集成电路的生产工艺,从“微米级”到“纳米级”发生了许多根本的变化。甚至,从45nm缩小至28nm(以及更小的线宽)也必须使用许多新的生产观念和技术。清华大学的王志华教授于2010年就提议由国内熟悉这类工艺的学者、专家、工程师们共同编撰一本较为先进的半导体工艺教科书,同时也可以供半导体厂的工作人员作为参考资料之用,内容要包含45nm、32nm至28nm(或更细微化)的工艺技术。本人非常荣幸有机会来邀请国内该领域的部分学者、专家和工程师们共同编写这本书。本书的初稿是用英文写作的,国内学校的许多老师和半导体业界的先贤、朋友们希望我们能用中文发行这本书,好让更多的研究所学生、工程师及科研同行更容易阅读并使用本书。我们接着邀请清华大学的教授、老师们将全书翻译成中文,同时也与各方联系取得引用外部资料的许可,清华大学出版社的编辑也帮我们进行编辑加工。几经审稿、改订,本书的**版历时四年多终于完成编写工作!本书共分19章,涵盖先进集成电路工艺的发展史,集成电路制造流程、介电薄膜、金属化、光刻、刻蚀、表面清洁与湿法刻蚀、掺杂、化学机械平坦化、器件参数与工艺相关性,DFM(Design for Manufacturing)、集成电路检测与分析、集成电路的可靠性、生产控制、良率提升、芯片测试与芯片封装等项目和课题。我们在此要特别感谢每一章的作者,他们将所知道的*新技术和他们实际工作的经验,尽力地在书中向我们科技界的朋友们一一阐述,也感谢他们为发展祖国的集成电路科技和协助提升同行朋友们的工艺水平做出的贡献!我们在此特别提名感谢各位作者。第1章半导体器件由肖德元、张汝京与陈昱升撰写; 第2章集成电路制造工艺发展趋势由卢炯平撰写; 第3章CMOS逻辑电路及存储器制造流程由季明华、梅绍宁、陈俊、霍宗亮、肖德元与张汝京撰写; 第4章电介质薄膜沉积工艺由向阳辉、何有丰、荆学珍与周鸣撰写; 第5章应力工程由卢炯平撰写; 第6章金属薄膜沉积工艺及金属化由杨瑞鹏、何伟业与聂佳相撰写; 第7章光刻技术由伍强、时雪龙、顾一鸣与刘庆炜撰写; 第8章干法刻蚀由张海洋与刘勇撰写; 第9章集成电路制造中的污染和清洗技术由刘焕新撰写; 第10章超浅结技术由卢炯平撰写; 第11章化学机械平坦化由陈枫、刘东升与蒋莉撰写; 第12章器件参数和工艺相关性由陈昱升撰写; 第13章可制造性设计由张立夫撰写; 第14章半导体器件失效分析由郭志蓉与牛崇实撰写; 第15章集成电路可靠性介绍由吴启熙与郭强撰写; 第16章集成电路测量由高强与陈寰撰写; 第17章良率改善由范良孚撰写; 第18章测试工程由林山本撰写; 第19章芯片封装由严大生等撰写。若不是以上各位学者、专家和朋友们的撰写、审稿和改正,全心全力的投入带来宝贵的成果,这本书将无法完成!也感谢中芯国际集成电路有限公司提供的许多非常宝贵的协助!半导体技术,特别是集成电路技术日新月异。本书自2014年6月出版发行,受到国内从事半导体产业的科技工作者、工程技术人员、高等院校研究生与教师的普遍欢迎,他们提出了许多有益意见与建议,希望本书能够再版。借此机会向他们一并表示感谢!再版时我们加强了半导体器件方面内容,增加了先进的FinFET、3D NAND存储器、CMOS图像传感器以及无结场效应晶体管器件与工艺等内容。我们也要再次感谢清华大学的各位老师(王志华教授、李铁夫、杨轶博士)和清华大学出版社自始至终的鼓励、支持和鼎力相助,正是在他们的帮助下,这本书才能完成并展现在广大读者的面前!希望这本书能够以实际资料来支持国内半导体产业的学者、专家、技术工作者和研究生们独有的创新和发明,让我们的半导体产业与日俱进,从制造到创造,再创华夏辉煌盛世!<br /><br />张汝京敬上2016年10月于上海<br /><br />显示全部信息媒体评论评论免费在线读第3章CMOS逻辑电路及存储器制造流程
CMOS逻辑电路的制造技术是超大规模集成电路(VLSI)半导体工业的基础。在3.1节将会描述现代CMOS逻辑制造流程,用以制造NMOS和PMOS晶体管。现今,典型的CMOS制造工艺会添加一些额外的流程模块来实现多器件阈值电压(Vt),例如不同栅氧厚度的IO晶体管、高压晶体管、用于DRAM的电容、用于闪存(flash memory)的浮栅和用于混合信号应用的电感等。在3.2节,将会简要地介绍不同的存储器技术(DRAM、eDRAM、FeRAM、PCRAM、RRAM、MRAM)和它们的制造流程。制造流程、晶体管性能、成品率和*终电路/产品性能之间有很强的关联性,因此,CMOS和存储器制造流程的知识不仅对加工工程师和器件工程师十分必要,对电路设计和产品工程师也同样重要。3.1逻辑技术及工艺流程3.1.1引言
本节将介绍CMOS超大规模集成电路制造工艺流程的基础知识,**将放在工艺流程的概要和不同工艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMOS逻辑芯片(以65nm节点为例)的结构,包括CMOS晶体管和多层互联[1]。典型的衬底是P型硅或绝缘体上硅(SOI),直径为200mm(8″)或300mm(12″)。局部放大图显示出了CMOS晶体管的多晶硅和硅化物栅层叠等细节,由多层铜互连,*上面两层金属较厚,通常被用于制造无源器件(电感或电容),顶层的铝层用于制造封装用的键合焊盘。

图3.1现代CMOS逻辑芯片结构示意图

现代CMOS晶体管的主要特征如图3.2所示。在90nm CMOS节点上[2],CMOS 晶体管的特征包括钴多晶硅化物或镍多晶硅化物多晶栅层叠、氮化硅栅介质、多层(ONO)隔离、浅源/漏(SD)扩展结和镍硅化物SD深结。内部核心逻辑电路的晶体管典型操作电压(1~1.3V),其沟道长度更短(50~70nm),栅介质更薄(25~30),SD扩展结更浅(200~300)。IO电路的晶体管(即是连接芯片外围电路的接口)的典型操作电压是1.8V、2.5V或3.3V,相应的其沟道更长(100~200nm),栅介质更厚(40~70),SD扩展结更深(300~500)。核心逻辑电路较小的操作电压是为了*大限度减小操作功耗。在65nm及45nm CMOS节点,另一个特点是采用了沟道工程[3,4],通过沿晶体管沟道方向施加应力来增强迁移率(例如张应力对NMOS中电子的作用和压应力对PMOS中空穴的作用)。未来CMOS在32nm及以下的节点还会有新的特点,例如新的高k介质和金属栅层叠[5,6],SiGe SD (对于PMOS),双应变底板,非平面沟道(FinFET)等。

图3.2CMOS晶体管(包括NMOS和PMOS)

目录
第1章半导体器件

1.1N型半导体和P型半导体

1.2PN结二极管

1.2.1PN结自建电压

1.2.2理想PN结二极管方程

1.3双极型晶体管

1.4金属氧化物半导体场效应晶体管

超大规模集成电路的生产工艺,从“微米级”到“纳米级”发生了许多根本上的变化。甚至,从45nm缩小至28nm(以及更小的线宽)也必须使用许多新的生产观念和技术。张汝京先生是随着半导体产业的发展成长起来的领军人物,见证了几个技术世代的兴起与淘汰。他本人有着深厚的学术根基,以及丰富的产业经验,其带领的团队是多年来在*半导体代工厂一线工作的科研人员,掌握了业界领先的制造工艺。他们处理实际问题的经验以及从产业出发的独特技术视角,相信会给读者带来启发和帮助。