今天的个人计算机,就是明天的嵌入式SoC!采用这个理念,把面向服务的架构SOA引入到异构嵌入式多核处理器,就是Tl的达芬奇技术的关键特点,它拓展了未来嵌入式SoC的一个发展方向。
本书从软件工程层面分析了嵌入式SoC达芬奇技术的硬件、系统、框架和组件。由浅入深地介绍了SoC芯片及汇编指令,硬件评估板设计,移植操作系统,达芬奇软件资源和搭建流媒体应用系统,嵌入式中间件和达芬奇框架,以及怎样装配Codec引擎、创建Codec Server和编译Codec算法;描述了如何利用达芬奇框架和H,264算法组件搭建一个高质量、低成本的基于SIP的流媒体传输系统,这是视频监控和视频会议中普遍应用的部件。本书*后精心提供了11个实验,读者可以联系作者(Email:CE S Lab@163.com)索取源代码包。读者通过这些实验可以深入了解达芬奇技术本质,同时拥有了流媒体处理各方面的代码资源,从修改这些代码出发可以获得各种复杂**的流媒体应用系统。
本书介绍的嵌入式系统框架也为今后开发我国自主知识产权的多核嵌入式系统提供了一个研究方法。
本书可以作为高等学校电子信息专业本科毕业生就业培训的教材,同

第1章 达芬奇SoC硬件结构
1.1 ARM子系统
1.1.1 概述
1.1.2 存储器组织
1.2 DSP子系统
1.2.1 概述
1.2.2 存储器组织
1.2.3 DSP数据通路与控制
1.2.4 DSP中断控制器
1.2.5 DSP断电控制器
1.2.6 DSP带宽管理
1.2.7 DSP存储器保护机制
1.3 视频处理子系统(VPSS)
1.3.1 视频前端
1.3.2 视频后端
1.4 系统控制模块
1.4.1 CPLD逻辑控制模块
1.4.2 复位电路
1.5 电源管理
1.6 外部存储接口
1.6.1 DDR2存储器
1.6.2 NANDFlash
1.7 外围控制模块
1.7.1 12C扩展GPl0模块
1.7.2 网络接口模块
1.7.3 USB接口电路
1.8 音视频模块
1.8.1 音频编解码模块
1.8.2 视频编解码模块
1.9 DM6446总线共享
1.9.1 DMSoC交换**资源
1.9.2 EDMA5控制器
1.9.3 EDMA3数据结构
1.9.4 EDMA3参数RAM
1.9.5 连接(Linking)和链接(Chaining)
第2章 DM6446DSP指令集与程序设计
2.1 TMS320DM6446DSP指令集
2.1.1 Load/Store类指令
2.1.2 加减法指令
2.1.3 乘法指令
2.1.4 逻辑运算指令
2.1.5 移位指令
2.1.6 位操作指令
2.1.7 比较及判别类指令
2.1.8 搬移指令
2.1.9 域乘法
2.1.10 软件流水相关指令
2.1.11 程序转移类指令
2.2 用定点DSP指令实现浮点除法
2.2.1 DM6446浮点数表示
2.2.2 确定小数点的位置
2.2.3 浮点数与定点数的转换
2.2.4 实现定点DSP除法
2.2.5 牛顿迭代法
2.2.6 移位相减实现浮点除法
2.2.7 移位相减法的核心代码
2.2.8 移位减法实现双精度除法
2.2.9 两种方法的比较
2.3 DSP线性汇编
2.3.1 线性汇编概述
2.3.2 优化SATD函数
2.3.3 用线性汇编实现SATD
2.4 其他优化方法
2.4.1 代码编写注意事项
2.4.2 内联函数
2.4.3 优化编译选项
2.4.4 存储器的配置优化
2.4.5 Cache的性能优化
第3章 DVEVM使用指南
3.1 概述
……
第4章 DVEVM软件设计
第5章 嵌入式操作系统引导与配置
第6章 DVSDK软件开发套件
第11章 基于DVEVM的SIP视频监控系统
第12章 Da Vinci实验例程
附录 本书中用到的术语及缩写对照表
附图
参考文献

第1章 达芬奇SoC硬件结构
1.6 外部存储接口
在DM6446中有与几种形式的外部存储器接口:异步EMIFA(NOR Flash,SRAM),NARD Flash以及CF卡等。异步EMIFA包括l个8bit或16bit数据线,1个24bit地址总线,4个专用片选线,支持的存储接口有NAND、ATA/CF、主机端接口。NAND接口包括的存储类型有NAND卡、MMC卡和SD卡。DDR2存储控制器用于与l6bit或32bit的DDR2 SDRAM连接。DDR2 SDRAM在达芬奇技术中有很重要的作用,它可以用来缓冲视频输入图形数据,作为OSD的缓冲器,存储ARM和DSP代码等。DM6446可支持256MB的32bit DDR2 SDRAM存储空间,128MB的16bit Flash ROM存储空问。
1.6.1 DDR2存储器
DDR2存储器是整个DM6446系统的缓冲**。系统采用两片数据宽度为16bit的DDR2存储器组成宽度为32bit的数据总线。芯片采用Micr0公司生产的MT47H32M16BT芯片,该芯片与很多厂商生产的不同容量的DDR2芯片都能实现管脚间的完全兼容。DDR2存储器在时钟的上升沿和下降沿都会传输数据,每个时钟周期传输2个数据字。同时DDR2采用4nprefetch(4n预取)技术,也就是当DDR2在收到DDR2读操作命令时,会在内部一次取出4个32bit数。这4个32bit数分2个时钟发送出去。写操作过程正好相反。DDR2外部传输DQS和DQS#双向差分数据闸门信号。读操作时这对信号由DDR2发出CPU接收,且CPU在信号的边沿读回数据;写操作时这对信号由CPU发出DDR2接收,且DDR2存储器在信号的中间时刻接收数据。MT47H32M16BT数据宽度为16bit,所以对于高字节和底字节分别由UDQS、UDQS#和LDQS、LDQS#控制。MT47H32M16的时钟信号CK和CK#也为一对差分信号,系统将CK信号上升沿与CK#信号的下降沿的交叉点作为系统时钟的正沿(上升沿),在系统时钟的正沿锁存命令(包括数据和信号)。……