本书根据EDA课程教学要求,以提高数字设计能力为目的,系统阐述了数字系统开发的相关知识,主要内容包括EDA技术、FPGA/CPLD器件、VHDL硬件描述语言、数字系统的设计优化及应用等。全书以Quartus Ⅱ、Synplify Pro软件为平台,以VHDL 87和VHDL 93语言标准为依据,以可综合的设计为**,基于Altera的DE2-70平台,通过大量经过验证的数字设计实例,系统阐述了数字系统设计的方法与技术,由浅入深地介绍了VHDL工程开发的知识与技能。
本书的特点是:着眼于实用,紧密联系教学实际,实例丰富。全书深入浅出,概念清晰,语言流畅。可作为电子、通信、微电子、信息、电路与系统、通信与信息系统以及测控技术与仪器等专业本科生和研究生的教学用书,也可供从事电路设计和系统开发的工程技术人员阅读参考。
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第1章 EDA技术概述
1.1 EDA技术及其发展
1.2 Top-down设计与IP核复用
1.2.1 Top-down设计
1.2.2 Bottom-up设计
1.2.3 IP复用技术与SoC
1.3 数字设计的流程
1.3.1 设计输入
1.3.2 综合
1.3.3 布局布线
1.3.4 仿真
1.3.5 编程配置
1.4 常用的EDA软件工具
1.5 EDA技术的发展趋势
习题1
第2章 FPGA/CPLD器件
2.1 PLD器件概述
2.1.1 PLD器件的发展历程
2.1.2 PLD器件的分类
2.2 PLD的基本原理与结构
2.2.1 PLD器件的基本结构
2.2.2 PLD电路的表示方法
2.3 低密度PLD的原理与结构
2.4 CPLD的原理与结构
2.4.1 宏单元结构
2.4.2 典型CPLD的结构
2.5 FPGA的原理与结构
2.5.1 查找表结构
2.5.2 典型FPGA的结构
2.6 FPGA/CPLD的编程元件
2.7 边界扫描测试技术
2.8 FPGA/CPLD的编程与配置
2.8.1 在系统可编程
2.8.2 CPLD器件的编程
2.8.3 FPGA器件的配置
2.9 FPGA/CPLD器件概述
2.10 FPGA/CPLD的发展趋势
习题2
第3章 Quartus Ⅱ集成开发工具
3.1 Quartus Ⅱ原理图设计
3.1.1 半加器原理图设计输入
3.1.2 编译与仿真
3.1.3 1位全加器编译与仿真
3.2 Quartus Ⅱ的优化设置
3.2.1 分析与综合设置
3.2.2 优化布局布线
3.2.3 设计可靠性检查
3.3 Quartus Ⅱ的时序分析
3.3.1 时序设置与分析
3.3.2 时序逼近
3.4 基于宏功能模块的设计
3.4.1 乘法器模块
3.4.2 除法器模块
3.4.3 计数器模块
3.4.4 常数模块
3.4.5 锁相环模块
3.4.6 存储器模块
3.4.7 其他模块
习题3
第4章 VHDL设计初步
4.1 VHDL简介
4.2 VHDL组合电路设计
4.2.1 用VHDL设计基本组合电路
4.2.2 用VHDL设计加法器
4.3 VHDL时序电路设计
4.3.1 用VHDL设计D触发器
4.3.2 用VHDL设计计数器
4.4 Synplify Pro综合器
4.5 Synplify综合器
习题4
第5章 VHDL结构与要素
5.1 实体
5.1.1 类属参数说明
5.1.2 端口说明
……
第6章 VHDL基本语句
第7章 VHDL设计进阶
第8章 有限状态机设计
第9章 VHDL数字设计与优化
第10章 VHDL数字电路的仿真
第11章 DSP Builder设计初步
第12章 VHDL通信与接口设计实例
附录A VHDL关键字
附录B VHDL程序包
附录C DE2-70系统介绍
附录D DE2系统介绍
附录E 有关术语与缩略语
参考文献