《FPGA设计及应用(第3版)》系统介绍了有关可编程逻辑器件的基本知识以及相关软件的使用方法，讲述了FPGA电路设计的方法和技巧，并给出了设计实例。《FPGA设计及应用(第3版)》内容包括：FPGA设计概述、Altera可编程逻辑器件、VHDL硬件描述语言、Quartus Ⅱ 10.0软件集成环境、Quartus Ⅱ中的元器件库、Altera器件编程与配置、FPGA设计中的基本问题和FPGA电路设计实例。此书内容全面、取材新颖、叙述清楚，理论联系实际，突出实用特色，并使用大量图表和实例说明问题，便于读者理解和掌握。

第1章 绪论
1.1 EDA发展历程
1.2 可编程逻辑器件的基本结构
1.2.1 ASIC的分类
1.2.2 SPLD基本结构
1.2.3 CPLD基本结构
1.2.4 FPGA基本结构
1.2.5 FPGA与CPLD的比较
1.2.6 PLD厂商介绍
1.3 可编程逻辑器件的设计
1.3.1 设计方法
1.3.2 设计流程
1.3.3 基于IP的设计
第2章 Altera可编程逻辑器件
2.1 概述
2.2 FPGA
2.2.1 高端FPGA器件Stratix Ⅳ
2.2.2 高端FPGA器件Stratix Ⅴ
2.2.3 低成本FPGA器件Cyclone Ⅲ
2.2.4 低成本FPGA器件Cyclone Ⅳ
2.2.5 中端开FPGA器件Arria Ⅱ
2.3 CPLD
2.3.1 MAX 3000A器件
2.3.2 MAX Ⅱ器件
2.4 结构化ASIC
2.4.1 简述
2.4.2 HardCopy系统开发流程
2.4.3 HardCopy Ⅴ器件
2.5 成熟器件
第3章 硬件描述语言
3.1 硬件描述语言概述
3.2 VHDL程序的基本结构
3.2.1 实体说明
3.2.2 结构体
3.2.3 配置
3.2.4 库
3.2.5 程序包
3.3 VHDL的描述方法
3.3.1 标识符
3.3.2 词法单元
3.3.3 数据对象
3.3.4 数据类型
3.3.5 操作运算符
3.4 VHDL的常用语句
3.4.1 并行语句
3.4.2 顺序语句
第4章 QHanusⅡ集成环境
4.1 概述
4.2 Quartus Ⅱ的安装
4.3 Quartus Ⅱ 10.0图形用户界面
4.4 设计输入
4.4.1 创建 个新的工程
4.4.2 项层实体文件的建立
4.4.3 子模块文件的建立
4.5 编译设计
4.5.1 编译设置
4.5.2 执行完整的编译
4.5.3 引脚分配
4.5.4 查看适配结果
4.6 时序分析
4.6.1 传统时序分析器
4.6.2 打开TimeQuest时序分析器
4.6.3 创建时序网表
4.6.4 建立时钟约束及报告
4.6.5 I／O约束及报告
4.6.6 查看详细的时序报告
4.6.7 时序驱动的编译
4.7 仿真
4.7.1 Quartus Ⅱ仿真器
4.7.2 Modelsim-Altera仿真
4.8 SignalTap Ⅱ逻辑分析仪
4.8.1 简介
4.8.2 SignalTap Ⅱ逻辑分析仪的调试
4.9 Quartus Ⅱ基于模块化的设计流程
4.9.1 渐进式编译
4.9.2 基于LogicLock的设计方法
4.9.3 创建LogicLock区域
4.9.4 自上而下渐进式编译流程
4.9.5 自下而上的LogicLock流程
4.9.6 在EDA工具集中使用LogicLock
4.9.7 使用渐进式编译实现时序逼近
4.10 Quartus Ⅱ软件其它工具
4.10.1 信号探针SignalProbe
4.10.2 功耗分析PowerPlay Powei Analyzer
4.10.3 存储器内容编辑In-System Memory Content Editor
4.10.4 外部逻辑分析仪接口工具
第5章 QuarcusⅡ中的元器件库
5.1 Megafunction库
5.1.1 算术运算宏模块库
5.1.2 逻辑门宏模块库
5.1.3 I／O宏模块库
5.1.4 存储宏模块库
5.2 Maxplus2库
5.2.1 时序电路模块
5.2.2 运算电路模块
5.3 Primitives库
5.3.1 存储单元库
5.3.2 逻辑门库
5.3.3 缓冲器库
5.3.4 引脚库
5.3.5 其它模块
第6章 Altera器件编程与配置
6.1 PLD器件测试电路板
6.2 PLD器件的配置方式
6.3 下载电缆
6.3.1 ByteBlasterⅡ并口下载电缆
6.3.2 ByteBlasterMV并口下载电缆
6.3.3 MasterBlaster串行／USB通信电缆
6.3.4 USB—Blaster下载电缆
6.3.5 EthernetBlaster通信电缆
6.3.6 EthernetBlaster Ⅱ通信电缆
6.4 配置器件
6.5 PS模式
6.5.1 电缆下载
6.5.2 利用MAX Ⅱ器件或微处理器作外部主机配置
6.6 JTAG模式
6.6.1 Stratix器件配置
6.6.2 Arria器件配置
6.6.3 Cyclone器件配置
6.7 AS模式
6.7.1 串行配置器件的在系统编程
6.7.2 配置芯片下载
6.8 Quartus Ⅱ编程器的使用方法
第7章 FPGA设计中的基本问题
7.1 数的表示方法
7.1.1 无符号整数
7.1.2 二进制补码
7.1.3 无符号小数
7.1.4 带符号小数的二进制补码
7.1.5 格雷码
7.1.6 带符号整数
7.1.7 偏移二进制补码
7.1.8 浮点数和块浮点数
7.1.9 数的定标问题
7.2 有限字长的影响
7.3 时钟问题
7.3.1 全局时钟
7.3.2 门控时钟
7.3.3 多级逻辑时钟
7.3.4 行波时钟
7.3.5 多时钟系统
7.3.6 时钟网络问题
7.4 时序参数
7.5 冒险现象
7.6 清零和置位信号
7.7 信号的延时
7.8 信号的歪斜
7.9 流水线操作
7.10 电路结构与速度之间的关系
7.11 器件结构与处理算法的匹配
7.12 器件加密
7.13 设计文档
第8章 FPGA电路设计实例
8.1 m序列产生器
8.2 任意序列产生器
8.3 数字相关器
8.4 汉明距离的电路计算
8.4.1 计数法
8.4.2 逻辑函数法
8.4.3 查找表法
8.4.4 求和网络法
8.4.5 组合应用
8.5 交织编码器
8.5.1 交织编码的原理
8.5.2 利用移位寄存器实现交织编码
8.5.3 利用存储器实现交织编码
8.6 直接数字频率合成
8.7 奇偶数分频器
8.8 串并／并串变换器
8.9 利用IP Core实现FFT和IFFT变换
8.10 线性时不变FIR滤波器
8.11 二进制相移键控（BPSK）调制器与解调器设计
8.11.1 BPSK原理
8.11.2 CPSK调制器VHDL计
8.11.3 CPSK解调器VHDL设计
8.11.4 DPSK调制器VHDL设计
8.11.5 DPSK解调器VHDL设计
8.12 数字基带信号传输码型发生器设计
8.12.1 常见的几种基带码
8.12.2 基带码发生器方框图及电路符号
8.12.3 基带码发生器VHDL程序与仿真
附录A文件的后缀
附录B 相关网址检索
参考文献